基于SoCs结构的测试访问机制的研究与实现

1章 绪论

1.1 课题研究的背景和意义

随着设计与制造技术的发展，集成电路从晶体管发展成逻辑门阵列集成，到现如今基于复用的嵌入式 IP(Intellectual Property)核的集成设计，即片上系统 SoC (System on Chip)设计技术。另外超深亚微米技术的进步伴随SoC 复杂度的提升,当前的 SoC 可能就是未来的 IP 核 ,某种情况下，为了满足复杂功能设计需求,逐渐发展成 IP 核自身结构就是由嵌入式芯核核集成而来,这样的嵌入式芯片结构构成的 SoC 就是层次化设计的 SoC，简称SoCs。

层次化嵌入式设计技术应用片上系统具有很多优势，首先，基于 IP 复用的原理，很大程度上提高了开发效率，缩短研发时间的同时显然也节省了开发费用。与此同时，复杂度的提升对测试集成又带了一些新的挑战，因此SoCs 测试相关问题近年来逐渐引起研究人员关注，有些研究中完全采用传统 SoC 测试的方法处理 SoCs 的测试问题，事实证明这种不加以改进完善直接套用的手段存在很多局限性。

在集成电路的发展进程中，历史经验告诉我们，测试问题在产品开发过程中占有举足轻重的地位，在产品研发的各个阶段，不可避免都伴随着不同程度的测试问题。SoCs 复杂的逻辑结构注定了测试过程的复杂性，从宏观来看测试访问控制与测试优化是两个大的研究方向。首先，在基于 IP 核复用的嵌入式芯核集成到 SoCs 结构中后，IP 核被深嵌入 SoCs 结构中，IP核的输入输出引脚不可能与 SoCs 各个端口直接相连一一对应，通常 IP 核端口数目远多于 SoCs 端口数，这就给待测芯核的测试访问与控制带来很多问题，因此，如何通过测试集成策略首先实现待测芯核的测试访问控制是实现测试可控性与可观测性的基础问题。另外，在满足可控及可观测设计的前提下，如何优化测试集成方式十分重要。在测试集成优化方面，根据ITRS(International Technology Roadmap for Semiconductors)国际半导体技术发展指南的预测,芯片测试成本将超过制造成本。

1.2 研究现状

测试矢量图形、测试壳(Wrapper)以及测试存取机制(TAM)是 SoCs 测试中最主要的三个测试结构组成部分，其中对测试时间和测试成本起决定性作用的主要是壳与 TAM 的设计及优化。IEEE P1500 标准只提供了测试封装的功能约束，具体实现策略及构建方法需要测试人员自行设计实现，那么，如何设计有效地测试封装结构和 TAM 测试策略就成为了 SoCs 测试问题的重点。

根据对 SoC 测试集成体系的每个问题方面的研究探索，包括标准测试封装结构功能的实现、TAM 测试策略以及测试调度控制几个方面。在不考虑待测 SoCs 具体构成的前提下，SoCs 测试优化问题主要概括为测试集成优化核测试调度控制两大问题。

1.2.1 国外研究现状

测试封装 CTW(Core Test Wrapper)，也简称为测试壳（Wrapper），它是待测芯核与外部逻辑的接口单元，在待测芯核处于常规工作模式时，测试壳对集成者来说是透明的，在待测芯核处于测试模式是，测试壳一种功能是把待测芯核与外部逻辑结构隔离，保证待测 IP 核与其他逻辑互不干扰。同时，主要用于实现测试向量的传入与传出。标准的测试壳结构要满足三种工作模式要求，包括内、外测试与功能模式。典型的测试封装结构最初是Vanma 等人提出的 Test Collar，以及 Marinissen 等人提出的 Test Shell。IEEE 工作组出于规范测试标准，提高测试访问结构兼容性的想法，制定了IEEE 1500 IP 核测试标准，该标准给出了一种可扩展的测试访问接口标准，为 SoC 测试提供了客观的评估体系基准。

测试封装是实现 TAM 和待测芯核之间测试访问接口的逻辑结构，它的功能主要为了完成测试激励的施加、测试响应的收集，有效的测试访问接口设计可以很大程度节约测试时间减低测试成本，因此测试壳设计理所当然是SoCs 测试问题研究的重点内容。

第2章 SoCs 测试相关技术概述

2.1 引言

传统SoC结构是由IP核构成，那么随着电子技术的飞速发展，以及IP核集成工艺复杂度日益提高，导致存在越来越多的IP核本身就由IP核嵌套构成，从而在层次结构上形成SoC嵌套SoC的情况，这种方式构成的层次式SoC结构即为SoCs结构。本章基于传统SoC测试相关理论的基础上，主要介绍了SoCs测试问题理论基础知识，包括了可测性设计理论，ITC02测试基准结构，IEEE std 1500测试标准等内容。

2.2 可测性设计理论

当今，在 SoC 的设计过程中，不可避免的有测试问题贯穿始终，通常测试过程分为两步：第一步是在裸片未封装之前的晶圆片测试，这一过程会淘汰掉不合格的产品，通过测试并且封装好的芯片要进行第二步测试，即产品测试(Production test)。因此，无论哪一步测试过程，都必须要考虑到如何保证芯片具备可测的特性。同时，可测性设计问题是极大影响着产品质量、测试时间以及生产成本等诸多发面的重要环节。

2.2.1 可测性的基本概念

可测性设计(Design for Test)简称 DFT。它是一个涉及宽泛的概念，其中包括庞杂的专业术语，有些概念至今也并没有统一的定义或界定。尤其对于嵌入式芯片本身嵌入到系统板内，无法直接实现控制及访问，所以需要一定的方式手段来打破这一问题。从宏观上来讲，其实现原理就是在原有芯片结构的基础上，添加合理约束条件下的硬件逻辑结构，使得原始芯片具备可观、可测的特性。以此实现芯片可测、易测，进而保证产品质量，同时最大程度的缩短生产时间并大幅降低生产成本。一下对可测性设计中对于故障模型建立、测试向量生成等基础问题进行简要介绍。

对于可测性理论不得不提到故障模型的概念，早在 1959 年 Eldred 发表的文章中首先引出这一定义，所谓故障模型，就是把集成电路中存在的缺陷问题抽象成物理模型所得到的结果。这个概念的提出，促使集成电路传统的功能测试逐渐向机构化测试发展奠定了理论基础。

首先，集成电路的电路故障有多种情况，根据时间影响就包括了瞬时故障、永久故障、间断性故障等。另外还有，固定故障模型、静态电流故障(IDDQ Fault)和延迟故障。资料显示，固定故障模型的比例可以占到所有故障种类的百分之七十以上，固定故障模型又包括了单故障模型(Single Stuc-at Fault)、固定短路(Stuc-on Fault)、固定开路故障(Stuc-open Fault)和多固定故障(Multiple Stuc-at Fault)；静态电流故障简称为 IDDQ，它是由于电源和地之间的电流通路带来的；最后，延迟故障又包括了：转换故障(Transition Fault)模型、门延迟故障(Gate Delay Fault)模型以及路径延迟故障(Path Delay Fault)。

基于上述理论，研究人员事先可预知的故障被称为目标故障，目标故障的判断可以通过测试向量输入后测试响应与预期结果的比对实现，那么获得测试向量就涉及到具体的可测性设计技术问题以及以相关的测试算法。

第 3 章 SoCs 测试体系构建 ....................... 18

3.1 引言 ....................... 18

3.2 测试体系结构框架 .............. 18

第 4 章 SoCs 测试访问机制的算法设计 ........................... 28

4.1 引言 ............................. 28

第 5 章 系统仿真与实验结果分析 ............. 37

第5章 系统仿真与实验结果分析

5.1 引言

前面的章节中，详细介绍了 SoCs 测试控制结构各个部分的实现原理及构成，本章利用 Altera 公司的 Quartus II 9.1 软件，在 verilog 数字描述语言基础上，描述并建立标准测试封装结构，整个测试体系包含有旁路寄存器(WBY)、指令寄存器(WIR)、边界寄存器(WBR)等，然后将测试外壳加载至ITC02 芯核测试基准电路上。通过结合 IEEE P1500 标准和 IEEE 1149.1 标准建立测试控制器，最后连接测试控制器并进行相应的功能试验并得出实验结论。

结论

论文首先对传统 SoC 测试问题进行了深入调查研究及分析总结，而后基于可测性技术原理及 IEEE P1500 测试标准对 SoCs 结构测试方法进行阐述，并且以 ITC02 测试基准电路 SoC d695 为基础，建立 SoCs 系统芯片的层次化测试结构模型。在该层次化测试结构下，以传统 SoC 测试中单级测试访问机制的实现方法为依托，借鉴毫微程序控制器思想，以宏命令为先导，运用软硬件协同设计的思想对测试结构模型进行设计与优化，综合考虑IEEE P1500 标准芯核测试外壳的功能实现、核内扫描链平衡优化以及测试总线划分等原则进行 SoCs 并行测试单元 Wrapper 设计、SoCs 多级测试访问机制 TAM 设计，提出了 SoCs 组式带宽灵活分配 TAM 测试策略。在测试调度控制时，采用宏模块控制的思想加以实现。将 SoCs 层次化测试结构分而治之、并行测试，增加了测试的灵活性，对目前日益复杂化的层次型 SoCs的可测试实现与优化研究具有很大的现实意义。

本文主要完成的工作内容有以下几方面：

1．灵活将计算机 CPU 毫微程序控制器的设计思想应用到 SoC 测试问题中，结合测试访问机制与测试封装结构协同优化，创新性地提出了固定带宽取模重排序算法;，从而构建 SoCs 测试控制模型。对层次式 SoCs 逻辑结构的测试问题提出新的测试方案。

2．创新性提出了SoCs 组式带宽灵活分配 TAM 测试策略;，一改以往单层 SoC 测试中只考虑单级 TAM 的不适用性，针对 SoCs 测试结构模型提出了多级 TAM 的测试策略，从而对层次式 SoC 测试结构测试问题的探索有重要的实际意义。

3．针对本文特殊的测试结构模型以及测试策略，结合 IEEE P1500 工作组制定的测试封装结构设计标准与 1149.1 边界扫描技术标准中 TAP 测试控制器的设计逻辑，设计兼容两者功能优点且适用于本文结构的测试控制器，从而实现 SoCs 结构的测试调度与测试控制。

同时，本文也存在一定不足，没能实现系统仿真，有待设备更新后完成。另外，如实际工程应用中 SoC 结构相比于实验环境更为复杂，像目前逐渐发展成熟稳重并且引入应用的 3D SoC 结构以及包含固核或多层多频 IP 核的逻辑结构，在研究过程中，由于实验条件等客观原因无法给予充分考虑，因而有待进一步分析解决。

参考文献（略）